Texas Instruments Processeur de signal numérique (DSP) TMS320C6452

Le processeur de signal numérique (DSP) TMS320C6452 de Texas Instruments est un générateur DSP à points fixes haute performance pour la plateforme DSP TMS320C6000™. Le composant C6452 est basé sur l'architecture de la troisième génération avancée haute performance de VLIW (très long mot d'instruction) de VelociTI™. Ce composant permet d'effectuer jusqu'à 7200 millions d'instructions par seconde (MIPS) à une fréquence d'horloge de 900 MHz. Le DSP TMS320C6452 comprend un sous-système de commutation Gigabit Ethernet à 3 ports, deux ports d'interface série de télécommunications (TSIP0/1) et un UART (avec contrôle de flux RTS et CTS). Ce composant est idéal pour les diagnostics médicaux, la vision industrielle/l'inspection, les radars et les sonars, militaire/aérospatiale, et les communications.

Caractéristiques

Processeur multimédia numérique haute performance :
- Fréquences d'horloge C6x+™ de 720 MHz, 900 MHz
- Durée du cycle d'instruction de 1,39 ns (-720) et 1,11 ns (-900)
- 5760, 7200 MIPS
- Huit instructions C64x+ de 32 bits/cycle
- Entièrement compatible avec le logiciel C64x/débogage
- Plages de températures commerciales (-720 et -900 uniquement)
- Plages de températures industrielles (-720 et -900 uniquement)
Extensions de VelociTI.2™ au cœur DSP TMS320C64x+ ™ VLIW (très long mot d'instruction) avancé de VelociTI™ :
- Huit unités fonctionnelles très indépendantes avec des extensions de VelociTI.2 :
  - Six ALU (32/40 bits), chacune prenant en charge l'arithmétique simple de 32 bits, double de 16 bits ou quadruple de 8 bits par cycle d'horloge
  - Deux multiplicateurs prennent en charge quatre multiples 16 x 16 bits (résultats de 32 bits) par cycle d'horloge ou huit multiples 8 x 8 bits (résultats de 16 bits) par cycle d'horloge.
- Architecture à mémoire de charge avec support non aligné
- 64 registres à usage général de 32 bits
- La compression des instructions réduit la taille du code
- Toutes les instructions sont conditionnelles
- Améliorations supplémentaires du C64x+™ :
  - Fonctionnement en mode protégé
  - Les exceptions prennent en charge la détection d'erreurs et la redirection du programme
  - Prise en charge matérielle de l'exploitation du module Auto-Focus en boucle Modulo
Caractéristiques du jeu d'instructions C64x+ :
- Adressable en octets (données de 8/16/32/64 bits)
- Protection contre les surcharges 8 bits
- Extraction, définition et effacement d’un champ bit
- Normalisation, saturation et comptage de bits
- Orthogonalité accrue VelociTI.2
- Extensions C64x+ :
  - Instructions compactes de 16 bits
  - Instructions supplémentaires pour prendre en charge les multiples complexes
Architecture de mémoire C64x+ L1/L2 :
- Cache/RAM du programme L1P de 256 kbits (32 ko) (mappage direct)
- Cache/RAM de données L1D de 256 kbits (32 ko) (associatif de jeu bidirectionnel)
- Cache/RAM mappé unifié L2 1 408 ko (allocation flexible)

Prend uniquement en charge le mode Little Endian
Interfaces de mémoire externe (EMIF) :
- Contrôleur de mémoire DDR2 SDRAM 32 bits avec un espace d'adressage de 512 Mo (E/S 1,8 V)
- EMIF asynchrone de 16 bits de large (EMIFA) :
  - Portée d'adresse totale jusqu'à 128 Mo
  - Portée d'adresse de 64 Mo par espace CE
- Interface sans colle avec mémoires asynchrones (SRAM, Flash et EEPROM)
- Mémoires synchrones (SBSRAM et ZBT SRAM)
- Prend en charge l'interface vers les dispositifs de synchronisation standard et la logique personnalisée (FPGA, CPLD, ASIC, etc.)
Contrôleur d'accès à la mémoire directe amélioré (eDMA) (64 canaux indépendant)
Sous-système de commutateur Gigabit Ethernet à 3 ports
Quatre minuteurs 64 bits à usage général (chacun pouvant être configuré comme deux minuteurs 32 bits)
Un UART (avec contrôle de flux RTS et CTS)
Une interface de port série (SPI) à 4 fils avec deux sélections de circuit
Circuit intégré maître/esclave (bus™ I²C)
Deux ports d'interface série de télécommunications (TSIP0/1)
Port série audio multicanal (McASP) :
- Dix sérialiseurs et mode SPDIF (DIT)
Interface port-hôte (HPI) de 16/32 bits
Compatible avec le déclenchement d'événement avancé (AET)
L’interface maître/esclave d’interconnexion de composant périphérique (PCI) de 32 bits/33 MHz est conforme à la spécification PCI 2.3.
Interface VLYNQ™ (interface FPGA)
Chargeur d’amorçage (bootloader) ROM sur puce
Modes d'économie d'énergie individuels
Générateurs d'horloge PLL flexibles
Compatible balayage de limites IEEE 1149.1 (JTAG™)
32 broches d'E/S (broches GPIO) à usage général (multiplexées avec d'autres fonctions du composant)
Boîtier :
- nFBGA à 529 broches (suffixe ZUT)
- 19 mm x 19 mm, pas BGA de 0,8 mm
- Processus métallique Cu à 6 niveau/0,09 µm (CMOS)
E/S de 3,3 V et 1,8 V, 1,2 V interne (-720 et -900)