Texas Instruments Processeurs basés sur la technologie Arm AM62D
Les processeurs basés sur Arm AM62D de Texas Instruments sont conçus pour des applications nécessitant un traitement de signal numérique haute performance. Les cœurs clés du dispositif incluent un C7000™ (« C7x ») scalaire et un cœur DSP vectoriel de Texas Instruments ainsi que l'Arm® Cortex®-A53, un accélérateur de multiplication de matrice (MMA) dédié, et un îlot àmicrocontrôleur (MCU) isolé. Tous sont protégés par des accélérateurs matériels de sécurité de qualité industrielle et automobile.
En plus du cœur DSP C7x, le SoC AM62Dx intègre jusqu'à un quadruple ARM Cortex-A53, offrant une capacité de calcul supplémentaire de 16,8 KDMIPS et une flexibilité HLOS de Linux ou un système d'exploitation en temps réel (RTOS). Jusqu'à deux sous-systèmes ARM Cortex-R5F permettent des tâches de traitement de bas niveau et critiques en termes de synchronisation, laissant les cœurs ARM Cortex-A53 et DSP disponibles pour les applications.
Les fonctionnalités de diagnostic et de sécurité intégrées prennent en charge les opérations jusqu'aux niveaux SIL-2 et ASIL-B, tandis que les fonctionnalités de sécurité intégrées protègent les données contre les attaques modernes. Le dispositif AM62D de Texas Instruments comporte également un commutateur Gigabit Ethernet 3 ports avec mise en réseau sensible au temps (TSN) pour activer les fonctionnalités de réseau audio telles que la liaison Ethernet audio-vidéo (eAVB) et Dante. En revanche, des périphériques tels que le McASP permettent des entrées et sorties audio I2S et TDM multicanales.
Caractéristiques
- Cœurs de processeur
- Sous-système de microprocesseur jusqu'à quadruple ARM Cortex-A53 1,4 GHz
- Cluster Cortex-A53 quatre cœurs avec cache partagée L2 de 512 Ko et conducteur de masse SECDED
- Chaque cœur A53 dispose d'une DCache L1 de 32 Ko avec conducteur de masse SECDED et d'une ICache L1 de 32 Ko avec protection de parité
- Microcontrôleur (MCU) ARM Cortex-R5F monocœur jusqu'à 800 MHz, intégré dans le cadre du canal MCU avec FFI
- ICache de 32 Ko, DCache L1 de 32 Ko et TCM de 64 Ko avec conducteur de masse SECDED sur toutes les mémoires
- 512 Ko de SRAM avec conducteur de masse SECDED
- Cœur unique ARM Cortex-R5F jusqu'à 800 MHz intégré pour prendre en charge la gestion de dispositif avec 32 Ko d'ICache, 32 Ko de DCache L1 et 64 Ko de TCM avec un conducteur de masse SECDED sur toutes les mémoires
- DSP avec accélérateur de multiplication matricielle (MMA) basé sur un processeur C7x monocœur
- Virgule flottante C7x, jusqu'à 40 GFLOPS, vecteur DSP 256 bits à 1,0 GHz
- MMA jusqu'à 2 TOPS (8 b) à 1,0 GHz
- 64 Ko de DCache L1 avec conducteur de masse SECDED et 32 Ko d'ICache L1 avec protection de parité
- 1,25 Mo de SRAM L2 avec conducteur de masse SECDED
- Sous-système de microprocesseur jusqu'à quadruple ARM Cortex-A53 1,4 GHz
- Sous-système de mémoire
- Jusqu'à 2,29 Mo de RAM sur puce
- 64 Ko de RAM sur puce (OCRAM) avec conducteur de masse SECDED peuvent être divisés en banques plus petites par incréments de 32 Ko pour un maximum de deux banques de mémoire distinctes
- 256 Ko de RAM sur puce avec conducteur de masse SECDED dans le sous-système SMS
- 176 Ko de RAM sur puce avec conducteur de masse SECDED dans le sous-système SMS pour micrologiciel de sécurité de TI
- 512 Ko de RAM sur puce avec conducteur de masse SECDED dans le sous-système à microcontrôleur (MCU) Cortex-R5F
- 64 Ko de RAM sur puce avec conducteur de masse SECDED dans le sous-système du gestionnaire d'alimentation/dispositif
- 1,25 Mo de SRAM L2 avec conducteur de masse SECDED dans le C7xDSP avec MMA
- Sous-système DDR (DDRSS)
- Prend en charge le format LPDDR4
- Bus de données de 32 bits avec ECC en ligne
- Prend en charge des vitesses allant jusqu'à 3 733 MT/s
- Plage adressable maximale de 8 Go
- Jusqu'à 2,29 Mo de RAM sur puce
- Sécurité fonctionnelle
- Conformité à la sécurité fonctionnelle [automobile] ciblée
- Développé pour les applications de sécurité fonctionnelle
- La documentation sera disponible pour aider à la conception du système de sécurité fonctionnelle ISO 26262
- Capacité systématique jusqu'à ASIL D ciblée
- Intégrité du matériel jusqu'à ASIL B ciblée
- Certification liée à la sécurité avec certification ISO 26262 par TÜV SÜD prévue
- Homologation AEC-Q100 [automobile]
- Conformité à la sécurité fonctionnelle [automobile] ciblée
- Sécurité
- Démarrage sécurisé pris en charge
- Racine de confiance renforcée par le matériel (RoT)
- Prise en charge du changement de RoT via la clé de sauvegarde
- Prise en charge de la protection contre les rachats, de la protection IP et de la protection contre les retournements
- Environnement d'exécution de confiance (TEE) pris en charge
- TEE basé sur Arm TrustZone®
- Prise en charge étendue du pare-feu pour l'isolation
- Sécuriser le chronomètre/minuteur/IPC
- Sécuriser la prise en charge de stockage
- Support du bloc de mémoire protégé contre les rediffusions (RPMB)
- Contrôleur de sécurité dédié avec un noyau HSM programmable par l'utilisateur et un sous-système DMA et IPC de sécurité dédié pour un traitement isolé
- Accélération cryptographique prise en charge
- Moteur cryptographique prenant en compte les sessions avec la possibilité de changer automatiquement les matériaux clés en fonction du flux de données entrant
- Prend en charge les cœurs cryptographiques
- Tailles de clés AES 128/192/256 bits
- Tailles de clés SHA2 224/256/384/512 bits
- DRBG avec un véritable générateur de nombres aléatoires
- PKA (Public Key Accelerator) pour aider au traitement RSA/de conducteur de masse en vue d'un démarrage sécurisé
- Moteur cryptographique prenant en compte les sessions avec la possibilité de changer automatiquement les matériaux clés en fonction du flux de données entrant
- Sécurité du débogage
- Accès de débogage sécurisé contrôlé par logiciel
- Débogage sensible à la sécurité
- Démarrage sécurisé pris en charge
- Interfaces à haut débit
- Commutateur Ethernet intégré prenant en charge (un total de deux ports externes)
- RMII (10/100) ou RGMII (10/100/1000)
- IEEE1588 (Annexe D, Annexe E, Annexe F avec 802.1AS PTP)
- Clause 45 Gestion des MDIO PHY
- Classificateur de paquets basé sur le moteur ALE avec 512 classificateurs
- Contrôle de flux basé sur les priorités
- Prise en charge des réseaux sensibles au temps (TSN)
- Quatre rythmes d'interruption matérielle du CPU
- Décharge de la somme de contrôle IP/UDP/TCP dans le matériel
- Deux ports USB2.0
- Accès configurable en tant qu'hôte USB, périphérique USB ou dispositif à double rôle USB (mode DRD)
- Détection intégrée de la VBUS USB
- Récepteur d'interface série pour un appareil photo (CSI-2) avec D-PHY 4 voies
- Interface de réception de données de processeur externe haute vitesse via D-PHY MIPI et CSI-2
- Commutateur Ethernet intégré prenant en charge (un total de deux ports externes)
- Connectivité générale
- 9 émetteurs-récepteurs asynchrones universels (UART)
- 5 contrôleurs d'Interface périphérique série (SPI)
- 6 ports de circuit inter-intégré (I2C)
- 3 ports série audio multicanaux (McASP)
- Horloges d'émission et de réception jusqu'à 50 MHz
- Jusqu'à 4/6/16 broches de données série sur 3x McASP avec horloges TX et RX indépendantes
- Prend en charge le multiplexage par division temporelle (TDM), le son Inter-CI (I2S) et les formats similaires
- Prend en charge la transmission d'interface audio numérique (formats SPDIF, IEC60958-1 et AES-3)
- Tampons PEPS pour l'émission et la réception (256 octets)
- Prise en charge de l'horloge de sortie de référence audio
- 3 modules PWM améliorés (ePWM)
- 3 modules d'impulsion d'encodeur en quadrature amélioré (eQEP)
- 3 modules de capture améliorés (eCAP)
- Les E/S à usage général (broches GPIO) avec toutes les E/S LVCMOS peuvent être configurées comme broches GPIO
- 3 modules de contrôleur de zone de réseau (CAN) avec prise en charge CAN-FD
- Conformité avec le protocole CAN 2.0 A, B et ISO 11898-1
- Prise en charge complète du CAN-FD (jusqu'à 64 octets de données)
- Vérification de parité/du conducteur de masse pour la RAM de message
- Vitesse jusqu'à 8 Mbps
- Stockage de données et médias
- 3x interfaces Multi-Media Card/Secure Digital® (MMC/SD®/SDIO)
- 1x interface eMMC 8 bits jusqu'à la vitesse HS200
- 2x interfaces SD/SDIO 4 bits allant jusqu'à UHS-I
- Conforme aux standard eMMC 5.1, SD 3.0 et SDIO version 3.0
- 1× contrôleur de mémoire à usage général (GPMC) jusqu'à 133 MHz
- Interface mémoire asynchrone flexible 8 et 16 bits avec jusqu'à quatre sélections de puce (adresse 22 bits) (NAND, NOR, Muxed-NOR et SRAM)
- Utilise le code BCH pour prendre en charge un conducteur de masse 4, 8 ou 16 bits
- Utilise le code Hamming pour prendre en charge ECC 1 bit
- Module de localisation d'erreur (ELM)
- Utilisé avec le GPMC pour localiser les adresses des erreurs de données à partir de polynômes de syndrome générés à l'aide d'un algorithme BCH
- Prend en charge la localisation des erreurs de bloc de 4, 8 et 16 bits par bloc de 512 octets basé sur les algorithmes BCH
- OSPI/QSPI avec prise en charge DDR / SDR
- Prise en charge des dispositifs flash NOR série et NAND série
- Prise en charge de l'adresse mémoire 4 Go
- Mode XIP avec cryptage à la volée en option
- 3x interfaces Multi-Media Card/Secure Digital® (MMC/SD®/SDIO)
- Gestion de l'alimentation
- Modes faible puissance pris en charge par le gestionnaire d'alimentation/dispositif
- Prise en charge partielle des entrées/sorties pour le réveil CAN/broches GPIO/UART
- Modes faible puissance pris en charge par le gestionnaire d'alimentation/dispositif
- Options de démarrage
- UART
- EEPROM I2C
- Flash OSPI/QSPI
- Mémoire Flash NOR/NAND GPMC
- Flash NAND série
- Carte SD
- eMMC
- Dispositif de mémoire de masse USB (hôte)
- Démarrage USB (esclave) à partir de l'hôte externe (mode DFU)
- Ethernet
- Technologie / boîtier
- Technologie FinFET 16 nm
- Réseau complet de 18 mm x 18 mm, pas de 0,8 mm, FCCSP à 484 broches (ANF)
Applications
- Amplificateurs audio automobiles / de première qualité
- Audio industriel/professionnel
- Aérospatiale et défense/radars et radio
- Équipements maritimes/sondeurs
- Domaine médical et des soins de santé/scanners à ultrasons
- Instrumentation/test et mesure
Schéma fonctionnel
Outil de développement
Texas Instruments TMDSEMU560V2STM-UE XDS560v2 System Trace
Debug probes that support both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).
Publié le: 2025-07-07
| Mis à jour le: 2025-08-04