Texas Instruments Processeur SIP basé sur Arm® AM625SIP
Le processeur système en boîtier (SIP) basé sur Arm®AM625SIP de Texas Instruments est un dérivé du dispositif AM6254 dans un boîtier ALW avec l’ajout de SDRAM LPDDR4 intégrée. Le microprocesseur basé sur Arm AM625SIP avec LPDDR4 intégrée est un processeur d'application conçu pour le développement Linux. Le SIP intègre 512 Mo de LPDDR4 avec le dispositif AM6254, qui dispose de performance 4x Arm Cortex®-A53 et de fonctionnalités intégrées, telles que l’accélération graphique 3D, la prise en charge du double affichage, ainsi qu’un vaste ensemble de périphériques qui rendent le SIP idéal pour diverses applications industrielles tout en offrant une architecture d’alimentation optimisée et des fonctionnalités intelligentes. L'AM625SIP offre une conception matérielle simplifiée, une taille/nomenclature système optimisée, une robustesse accrue et des économies d'énergie, permettant un développement logiciel et matériel plus rapide.
Le commutateur Gigabit Ethernet à 3 ports dispose de deux ports externes et d'un port interne avec prise en charge de réseau sensible au temps (TSN). Un module PRU supplémentaire permet d'obtenir une capacité E/S en temps réel pour les cas d'utilisation du client. De plus, l'ensemble étendu de périphériques inclus dans l'AM625SIP permet une connectivité au niveau du système, telle que l'USB, l'interface de la caméra, MMC/SD, OSPI, CAN-FD et GPMC pour une interface hôte parallèle vers un ASIC/FPGA externe. L'AM625SIP de Texas Instruments prend en charge le démarrage sécurisé pour la protection des IP avec le module de sécurité matériel (HSM) intégré. Il utilise une prise en charge avancée de la gestion de l'alimentation pour les applications portables et sensibles à la consommation d'énergie.
Caractéristiques
- Cœurs de processeur
- Sous-système de microprocesseur quadruple 64 bits Arm Cortex-A53 atteignant 1,4 GHz
- Cluster quadricœur Cortex-A53 avec cache partagé L2 de 512 Ko et ECC SECDED
- Chaque cœur A53 possède un cache L1 DCache de 32 Ko avec ECC SECDED et un cache L1 ICache de 32 Ko avec protection par parité
- Microcontrôleur (MCU) monocœur Arm Cortex-M4F atteignant 400 MHz
- 256 Ko de SRAM avec ECC SECDED
- Gestionnaire de dispositif/alimentation dédié
- Sous-système de microprocesseur quadruple 64 bits Arm Cortex-A53 atteignant 1,4 GHz
- Multimédia
- Sous-système d'affichage
- Prise en charge de l'affichage double
- 1920x1080 à 60 i/s pour chaque affichage
- 1x 2048x1080 + 1x 1280x720
- Prise en charge d'une horloge pixel jusqu'à 165 MHz avec un BVP indépendant pour chaque affichage
- OLDI (LVDS 4 voies - 2x) et DPI (LVCMOS RVB 24 bits)
- Prise en charge des fonctions de sécurité telles que la détection d'image figée et la vérification des données MISR
- Unité de traitement graphique 3D
- Un pixel par horloge ou plus
- Taux de remplissage supérieur à 500 Mpixels/sec
- > 500 MTexels/s, > 8 GFLOP
- Prend en charge au moins deux couches de composition
- Prend en charge jusqu'à 2048x1080 à 60 i/s
- Prend en charge les formats ARGB32, RGB565 et YUV
- Compatible avec les graphiques 2D
- OpenGL ES 3,1, Vulkan 1,2
- Une interface série pour caméra (CSI-Rx) - 4 voies avec DPHY
- Conforme à la norme MIPI® CSI-2 v1.3 + MIPI D-PHY 1.2
- Prise en charge des modes 1, 2, 3 ou 4 voies de données jusqu'à 1,5 Gbit/s par voie
- Vérification/correction ECC avec contrôle CRC + ECC sur RAM
- Prise en charge de canaux virtuels (jusqu'à 16)
- Capacité à écrire des données de flux directement sur DDR via DMA
- Sous-système d'affichage
- Sous-système de mémoire
- Jusqu'à 816 Ko de RAM intégrée
- 64 Ko de RAM intégrée (OCSRAM) avec ECC SECDED, qui peut être divisé en banques plus petites par incréments de 32 Ko pour jusqu'à deux banques de mémoire distinctes
- 256 Ko de RAM intégrée avec ECC SECDED dans le sous-système SMS
- 176 Ko de RAM intégrée avec ECC SECDED dans le sous-système SMS pour le micrologiciel de sécurité de TI
- 256 Ko de RAM intégrée avec ECC SECDED dans le sous-système du microcontrôleur (MCU) Cortex-M4F
- 64 Ko de RAM intégrée avec ECC SECDED dans le sous-système du gestionnaire de dispositif/alimentation
- Sous-système DDR (DDRSS)
- SDRAM LPDDR4 intégrée de 512 Mo
- Prend en charge des vitesses allant jusqu'à 1 600 MT/s
- Bus de données 16 bits avec ECC intégré
- Jusqu'à 816 Ko de RAM intégrée
- Sécurité
- Démarrage sécurisé pris en charge
- Racine de confiance renforcée par le matériel (RoT)
- Prise en charge du changement de RoT via la clé de sauvegarde
- Prise en charge de la protection contre les rachats, de la protection IP et de la protection contre les retournements
- Environnement d'exécution de confiance (EEF) pris en charge
- TEE basé sur Arm TrustZone®
- Prise en charge étendue du pare-feu pour l'isolation
- Sécuriser le chronomètre/minuteur/IPC
- Sécuriser la prise en charge de stockage
- Prise en charge du bloc de mémoire protégé contre les répétitions (RPMB)
- Contrôleur de sécurité dédié avec cœur HSM programmable par l'utilisateur et sous-système de sécurité DMA et IPC dédié pour un traitement isolé
- Accélération cryptographique prise en charge
- Moteur cryptographique prenant en compte les sessions avec la possibilité de changer automatiquement les matériaux clés en fonction du flux de données entrant
- Prend en charge les cœurs cryptographiques
- AES – Tailles de clé de 128/192/256 bits
- SHA2 – Tailles de clé 224/256/384/512 bits
- DRBG avec un véritable générateur de nombres aléatoires
- PKA (Public Key Accelerator) pour aider au traitement RSA/de conducteur de masse en vue d'un démarrage sécurisé
- Moteur cryptographique prenant en compte les sessions avec la possibilité de changer automatiquement les matériaux clés en fonction du flux de données entrant
- Sécurité du débogage
- Accès de débogage sécurisé contrôlé par logiciel
- Débogage sensible à la sécurité
- Démarrage sécurisé pris en charge
- Sous-système PRU
- Sous-système d'unité en temps réel programmable (PRUSS) à double cœur fonctionnant jusqu'à 333 MHz
- Destiné à piloter les broches GPIO pour des protocoles précis au cycle, tels que
- Entrée/sortie à usage général (broches GPIO)
- UARTs
- I2C
- CAN externe
- 16 Ko de mémoire programme par PRU avec ECC SECDED
- 8 Ko de mémoire de données par PRU avec ECC SECDED
- Mémoire à usage général de 32 Ko avec conducteur de masse SECDED
- Accélérateur CRC32/16 HW
- Mémoire de pavé rayonnant avec trois bancs de registres 30 x 32 bits
- Un minuteur industriel 64 bits avec neuf événements de capture et 16 événements de comparaison, ainsi qu'une compensation lente et rapide
- Un contrôleur d'interruption (INTC), au moins 64 événements d'entrée pris en charge
- Interfaces haut débit
- Commutateur Ethernet intégré prenant en charge un total de deux ports externes
- RMII (10/100) ou RGMII (10/100/1000)
- IEEE1588 (Annexe D, Annexe E, Annexe F avec 802.1AS PTP)
- Clause 45 Gestion des MDIO PHY
- Classificateur de paquets basé sur le moteur ALE avec 512 classificateurs
- Contrôle de flux basé sur la priorité
- Prise en charge de réseau sensible au temps (TSN)
- Quatre rythmes d'interruption matérielle UCT/CPU
- Décharge de la somme de contrôle IP/UDP/TCP dans le matériel
- Deux Ports USB2.0
- Port configurable en tant qu'hôte USB, périphérique USB ou périphérique USB à double rôle (mode DRD)
- Détection de VBUS par USB intégrée
- Commutateur Ethernet intégré prenant en charge un total de deux ports externes
- Connectivité générale
- 9 émetteurs-récepteurs asynchrones universels (UART)
- 5 contrôleurs d'Interface périphérique série (SPI)
- 6x ports de circuit inter-intégré (I2C)
- 3 ports série audio multicanaux (McASP)
- Horloges d'émission et de réception jusqu'à 50 MHz
- Jusqu'à 16/10/6 broches de données série sur 3 McASP avec horloges TX et RX indépendantes
- Prend en charge le multiplexage à division temporelle (TDM), l'interface audio inter-CI (I2S) et d'autres formats similaires
- Prend en charge la transmission d'interface audio numérique (formats SPDIF, CEI 60958-1 et AES-3)
- Tampons PEPS pour l'émission et la réception (256 octets)
- Prise en charge de l'horloge de sortie de référence audio
- 3 modules PWM améliorés (ePWM)
- 3 modules d'impulsion d'encodeur en quadrature amélioré (eQEP)
- 3 modules de capture améliorés (eCAP)
- E/S à usage général (broches GPIO), toutes les E/S LVCMOS peuvent être configurées comme broches GPIO
- 3 modules de contrôleur de zone de réseau (CAN) avec prise en charge CAN-FD
- Conforme au protocole CAN 2.0 A, B et ISO 11898-1
- Prise en charge complète du CAN FD (jusqu'à 64 octets de données)
- Vérification de parité/ECC pour la RAM de message
- Vitesse jusqu'à 8 Mbps
- Stockage de données et médias
- 3 interfaces Multi-Media Card/Secure Digital® (MMC/SD®/SDIO)
- 1x interface eMMC 8 bits jusqu'à la vitesse HS200
- 2 interfaces SD/SDIO 4 bits jusqu'à UHS-I
- Conforme à eMMC 5.1, SD 3.0 et SDIO version 3.0
- 1 contrôleur de mémoire à usage général (GPMC) jusqu'à 133 MHz
- Interface mémoire asynchrone flexible 8 et 16 bits jusqu'à quatre sélecteurs de puces (adresse 22 bits) (NAND, NOR, Muxed-NOR et SRAM)
- Utilise le code BCH pour prendre en charge l'ECC 4, 8 ou 16 bits
- Utilise le code de Hamming pour prendre en charge l'ECC 1 bit
- Module de localisation d'erreur (ELM)
- Utilisé avec le GPMC pour localiser les adresses des erreurs de données à partir de polynômes de syndrome générés à l'aide d'un algorithme BCH
- Prend en charge la localisation des erreurs de bloc de 4, 8 et 16 bits par bloc de 512 octets basé sur les algorithmes BCH
- OSPI/QSPI avec prise en charge DDR / SDR
- Prise en charge des dispositifs Flash NAND et NOR série
- Prise en charge d'adresse mémoire de 4 Go
- Mode XIP avec cryptage à la volée en option
- 3 interfaces Multi-Media Card/Secure Digital® (MMC/SD®/SDIO)
- Gestion de l’alimentation
- Modes de faible puissance pris en charge par le gestionnaire de dispositif/alimentation
- Prise en charge partielle des broches d'entrée/sortie pour le réveil CAN/GPIO/UART
- Veille prolongée
- Microcontrôleur uniquement
- Veille
- Mise à l'échelle dynamique de la fréquence pour Cortex-A53
- Modes de faible puissance pris en charge par le gestionnaire de dispositif/alimentation
- Solution optimale de gestion de l’alimentation
- CI de gestion de l’alimentation (PMIC) TPS65219 recommandés
- Le PMIC compagnon est spécialement conçu pour répondre aux exigences d'alimentation électrique du dispositif
- Cartographie flexible et configurations programmées en usine pour répondre à différents cas d'utilisation
- CI de gestion de l’alimentation (PMIC) TPS65219 recommandés
- Options de démarrage
- UART
- EEPROM I2C
- Flash OSPI/QSPI
- Mémoire Flash NOR/NAND GPMC
- Flash NAND série
- Carte SD
- eMMC
- L'USB (hôte) démarre à partir d'un dispositif de stockage de masse
- Démarrage USB (dispositif) à partir de l'hôte externe (mode DFU)
- Ethernet
- Technologie/boîtier
- Technologie 16 nm
- BGA FCCSP (AMK) 425 broches, 13 mm x 13 mm, pas de 0,5 mm
Applications
- Interfaces homme-machine (IHM)
- Équipement médical, surveillance des patients et dispositifs médicaux portables
- Interface utilisateur et connectivité de l'appareil
- Équipement de service pour véhicule électrique (EVSE)/véhicule à infrastructure (V2X)
- Passerelles pour maison intelligente
- Sécurité intégrée (panneaux de commande et d'accès)
Schéma fonctionnel
Microprocesseurs associés
Texas Instruments Microprocesseurs à faible coût Arm ® AM62x/AM62x-Q1
Pour le développement d'applications Linux®, avec des performances évolutives Arm® Cortex®-A53 et des fonctionnalités intégrées.
Outils de développement
Texas Instruments TMDSEMU560V2STM-UE XDS560v2 System Trace
Debug probes that support both the traditional JTAG standard (IEEE1149.1) and cJTAG (IEEE1149.7).
Publié le: 2025-09-19
| Mis à jour le: 2025-09-28