Nexperia Registre de décalage logique de puissance NPIC6C595/596 NXP

Le registre de décalage logique de puissance NPIC6C595/596 NXP est un registre de décalage de 8 bits à entrée en série et sortie en parallèle ou en série avec un registre de stockage et des sorties à drain ouvert. Le registre de décalage et le registre de stockage ont des horloges séparées. Le composant est doté d'une entrée série (DS) et d'une sortie série (Q7S) permettant la mise en cascade et une entrée MR de réinitialisation asynchrone. Un niveau BAS sur MR réinitialise le registre de décalage et le registre de stockage. Les données sont décalées sur les transitions BAS-HAUT de l'entrée SHCP. Les données du registre de décalage sont transférées au registre de stockage sur une transition BAS-HAUT de l'entrée STCP. Si les deux horloges sont reliées, le registre de décalage a toujours un cycle d'horloge d'avance sur le registre de stockage.