SiT92113AI-Y

SiTime
788-SIT92113AI-Y
SiT92113AI-Y

Fab. :

Description :
Tampon d'horloge

Cycle de vie:
Nouveau produit:
Nouveau chez ce fabricant.
Fiche technique:
Modèle de ECAO:
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Disponibilité

Stock:
Non stocké
Délai usine :
Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:
Conditionnement:
Bobine complète(s) (commandez en multiples de 1000)

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
Ruban à découper / MouseReel™ †
3,20 € 3,20 €
3,03 € 30,30 €
2,92 € 73,00 €
2,73 € 273,00 €
2,67 € 667,50 €
2,54 € 1.270,00 €
Bobine complète(s) (commandez en multiples de 1000)
1,69 € 1.690,00 €
1,60 € 3.200,00 €
1,56 € 7.800,00 €
† Les frais pour 5,00 € MouseReel™ seront calculés et ajoutés à votre panier. Les commandes MouseReel™ ne peuvent être ni annulées ni retournées. ↩

Attribut de produit Valeur d'attribut Sélectionner l'attribut
SiTime
Catégorie du produit: Tampon d'horloge
RoHS:  
5 Output
50 MHz, 250 MHz
LVCMOS
QFN-24
HCSL, LVPECL, LVDS, LVCMOS, OSC, SSTL
250 MHz
2.375 V
3.465 V
- 40 C
+ 105 C
Marque: SiTime
Pays d’assemblage: Not Available
Pays de diffusion: Not Available
Pays d'origine: Not Available
Cycle de service - Maxi.: 60 %
Style de montage: SMD/SMT
Courant d'alimentation de fonctionnement: 16 mA
Conditionnement: Reel
Conditionnement: Cut Tape
Conditionnement: MouseReel
Produit: Clock Buffers
Type de produit: Clock Buffers
Nombre de pièces de l'usine: 1000
Sous-catégorie: Clock & Timer ICs
Type: Ultra Low Jitter Fan-Out Buffer
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Attributs sélectionnés: 0

Fiche technique

ECCN:
EAR99

SiT92 Ultra Low Jitter Buffers

SiTime SiT92 Ultra-Low Jitter Buffers is a portfolio of high-performance clock buffers featuring up to 2.1GHz output frequency. The SiTime SiT92 features ultra-low output-to-output jitter, low additive jitter, minimal propagation delay, and broad voltage compatibility. Additionally, the portfolio introduced an automotive-grade, AEC-Q100-qualified fanout clock buffer with a low additive phase jitter of 50fs RMS. This model supports a glitch-free output enable function, reducing the risk of incorrect output clock cycles during activation or deactivation.

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