SN74HC166PWG4

Registres à décalage de charge parallèle à 8 bits SN74HC166

Les registres à décalage de charge parallèle à 8 bits SN74HC166 de Texas Instruments présentent des entrées d’horloge contrôlées par porte (CLK, CLK INH) et une entrée transparente (CLR) de substitution. L’entrée de décalage/charge (SH/LD) établit les modes d’entrée parallèle ou d’entrée série. Lorsqu’il est élevé, SH/LD active l’entrée de données série (SER) et couple les huit bascules pour le décalage série à chaque impulsion d’horloge (CLK). Lorsque ce niveau est bas, les entrées de données parallèles (côté large) sont activées et le chargement synchrone se produit lors de l’impulsion d’horloge suivante. Le flux de données en série est inhibé pendant le chargement parallèle. La synchronisation est réalisée sur le bord de niveau bas à haut de CLK via une grille NOR positive à 2 entrées. Cette caractéristique permet d’utiliser une entrée en tant que fonction d’activation ou d’inhibition de l’horloge. Le maintien de CLK ou CLK INH à un niveau élevé interrompt l’horloge ; le maintien de l’un ou l’autre à un niveau bas active l’autre entrée d’horloge. Cette caractéristique permet à l’horloge système de fonctionner librement, et le registre peut être arrêté sur commande avec l’autre entrée d’horloge. Le CLK INH ne doit être modifié au niveau haut que lorsque le CLK est haut. Le signal CLR sur le SN74HC166 de Texas Instruments annule toutes les autres entrées, y compris le CLK, et remet toutes les bascules à zéro.