CD74AC164M96

Texas Instruments
595-CD74AC164M96
CD74AC164M96

Fab. :

Description :
Registres à décalage compteur 8-Bit Ser-In/Prl-Out Shift Register A 59 A 595-CD74AC164M

Modèle de ECAO:
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Délai usine :
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Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:
Conditionnement:
Bobine complète(s) (commandez en multiples de 2500)

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
Ruban à découper / MouseReel™
0,593 € 0,59 €
0,424 € 4,24 €
0,38 € 9,50 €
0,332 € 33,20 €
0,309 € 77,25 €
0,295 € 147,50 €
0,284 € 284,00 €
Bobine complète(s) (commandez en multiples de 2500)
0,269 € 672,50 €
0,259 € 1.942,50 €
† Les frais pour 5,00 € MouseReel™ seront calculés et ajoutés à votre panier. Les commandes MouseReel™ ne peuvent être ni annulées ni retournées.

Autre conditionnement

Fab. Numéro de référence:
Conditionnement:
Tube
Disponibilité:
En stock
Prix:
0,98 €
Min.:
1

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Registres à décalage compteur 8-Bit Ser-In/Prl-Out Shift Register
Fin de vie: Ce produit va devenir obsolète et ne sera plus disponible chez le fabricant.

Attribut de produit Valeur d'attribut Sélectionner l'attribut
Texas Instruments
Catégorie du produit: Registres à décalage compteur
RoHS:  
Serial to Parallel
1 Circuit
8 bit
SOIC-14
74AC
CMOS
2
157 ns, 17.5 ns, 12.5 ns
1.5 V
5.5 V
- 55 C
+ 125 C
Reel
Cut Tape
MouseReel
Marque: Texas Instruments
Pays d’assemblage: Not Available
Pays de diffusion: Not Available
Pays d'origine: MY
Fonction: Shift Register
Style de montage: SMD/SMT
Nombre de lignes de sortie: 8
Tension d'alimentation de fonctionnement: 1.5 V to 5.5 V
Type de produit: Counter Shift Registers
Série: CD74AC164
Nombre de pièces de l'usine: 2500
Sous-catégorie: Logic ICs
Poids de l''unité: 129,400 mg
Produits trouvés:
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Attributs sélectionnés: 0

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TARIC:
8542319000
CNHTS:
8542399000
CAHTS:
8542310000
USHTS:
8542390090
KRHTS:
8542311000
MXHTS:
8542310399
ECCN:
EAR99

Registres à décalage SIPO de 8 bits CD74AC164/CD74ACT164

Les registres à décalage SIPO de 8 bitsCD74AC164/CD74ACT164 de Texas Instruments possèdent deux entrées série (A et B) connectées via une grille AND et une entrée transparente asynchrone (CLR). Le dispositif nécessite un signal haut sur A et B pour mettre la ligne de données d’entrée sur un niveau élevé ; un signal bas sur l’une ou l’autre des deux lignes définira la ligne de données d’entrée sur un niveau bas. Les données A et B peuvent être modifiées lorsque CLK est haut ou bas, à condition que les exigences de temps de préparation minimum soient respectées.