CD74AC164E

Texas Instruments
595-CD74AC164E
CD74AC164E

Fab. :

Description :
Registres à décalage compteur 8-Bit Srl-In Prl-Out

Modèle de ECAO:
Téléchargez gratuitement le chargeur de bibliothèque pour convertir ce fichier pour votre outil ECAD. En savoir plus sur le modèle ECAD.

En stock: 850

Stock:
850 Expédition possible immédiatement
Délai usine :
6 Semaines Délai de production estimé en usine pour des quantités supérieures à celles indiquées.
Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
0,588 € 0,59 €

Attribut de produit Valeur d'attribut Sélectionner l'attribut
Texas Instruments
Catégorie du produit: Registres à décalage compteur
RoHS:  
Serial to Parallel
1 Circuit
8 bit
PDIP-14
74AC
CMOS
2
157 ns, 17.5 ns, 12.5 ns
500 mV
6 V
- 55 C
+ 125 C
Tube
Marque: Texas Instruments
Fonction: 8 Bit Serial In Parallel Out
Style de montage: SMD/SMT
Nombre de lignes de sortie: 8
Tension d'alimentation de fonctionnement: 500 mV to 6 V
Type de produit: Counter Shift Registers
Série: CD74AC164
Nombre de pièces de l'usine: 25
Sous-catégorie: Logic ICs
Poids de l''unité: 1 g
Produits trouvés:
Pour consulter des produits similaires, sélectionnez au moins une case.
Sélectionnez au moins une case pour consulter des produits similaires dans cette catégorie.
Attributs sélectionnés: 0

Cette fonctionnalité nécessite l'activation de JavaScript.

TARIC:
8542319000
CNHTS:
8542399000
CAHTS:
8542390000
USHTS:
8542390090
JPHTS:
8542390990
MXHTS:
8542310399
ECCN:
EAR99

Registres à décalage SIPO de 8 bits CD74AC164/CD74ACT164

Les registres à décalage SIPO de 8 bitsCD74AC164/CD74ACT164 de Texas Instruments possèdent deux entrées série (A et B) connectées via une grille AND et une entrée transparente asynchrone (CLR). Le dispositif nécessite un signal haut sur A et B pour mettre la ligne de données d’entrée sur un niveau élevé ; un signal bas sur l’une ou l’autre des deux lignes définira la ligne de données d’entrée sur un niveau bas. Les données A et B peuvent être modifiées lorsque CLK est haut ou bas, à condition que les exigences de temps de préparation minimum soient respectées.