AS4C128M32MD2A-25BIN

Alliance Memory
913-4C12832MD2A25BIN
AS4C128M32MD2A-25BIN

Fab. :

Description :
DRAM LPDDR2, 4G, 128M X 32, 1.2V, 134 BALL BGA, 400MHZ, Industrial TEMP - Tray

Modèle de ECAO:
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En stock: 136

Stock:
136 Expédition possible immédiatement
Délai usine :
20 Semaines Délai de production estimé en usine pour des quantités supérieures à celles indiquées.
Minimum : 1   Multiples : 1
Prix unitaire:
-,-- €
Ext. Prix:
-,-- €
Tarif est.:

Prix (EUR)

Qté. Prix unitaire
Ext. Prix
16,92 € 16,92 €
15,70 € 157,00 €
15,20 € 380,00 €
14,84 € 742,00 €
14,19 € 1.419,00 €
13,83 € 2.323,44 €
13,34 € 6.723,36 €
1.008 Devis

Attribut de produit Valeur d'attribut Sélectionner l'attribut
Alliance Memory
Catégorie du produit: DRAM
RoHS:  
SDRAM Mobile - LPDDR2
4 Gbit
32 bit
400 MHz
FBGA-134
128 M x 32
5.5 ns
1.14 V
1.95 V
- 40 C
+ 85 C
AS4C128M32MD2A-25
Tray
Marque: Alliance Memory
Pays d’assemblage: Not Available
Pays de diffusion: Not Available
Pays d'origine: TW
Sensibles à l’humidité: Yes
Style de montage: SMD/SMT
Type de produit: DRAM
Nombre de pièces de l'usine: 168
Sous-catégorie: Memory & Data Storage
Courant d’alimentation maximal: 130 mA
Poids de l''unité: 2,191 g
Produits trouvés:
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Attributs sélectionnés: 0

CNHTS:
8542329010
CAHTS:
8542320020
USHTS:
8542320036
MXHTS:
8542320201
ECCN:
EAR99

Low-Power DDR2 SDRAM

Alliance Memory Low-Power DDR2 SDRAM are high-speed CMOS and dynamic-access memory internally configured as an 8-bank device. These DDR2 SDRAM feature 4-bit pre-fetch DDR architecture, programmable READ and WRITE latencies, auto Temperature Compensated Self Refresh (TCSR), and clock stop capability. The DDR2 SDRAM reduces the number of input pins in the system by using a double data rate architecture on the Command/Address (CA) bus. This CA bus transmits address, command, and bank information. These DDR2 SDRAM can achieve high-speed operation by using a double data rate architecture on the DQ (bidirectional/differential data bus) pins.

DDR2 SDRAM

Alliance Memory DDR2 SDRAM is designed to comply with DDR2 SDRAM key features. Features such as posted CAS# with additive latency, Write latency=Read latency -1, and On-Die Termination (ODT). All of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with a pair of bidirectional strobes (DQS and DQS#) in a source synchronous fashion. The address bus is used to convey row, column, and bank address information in RAS #, CAS# multiplexing style.